vhdl语言分频（vhdl实现分频）

摘要： 本篇目录：1、vhdl语言做分频器,1000000hz变成1hz的2、...

本篇目录：

• 1、vhdl语言做分频器,1000000hz变成1hz的
• 2、VHDL语言。。如何实现50MHz分频为1Hz?
• 3、用VHDL语言写分频器
• 4、用VHDL编写分频器程序
• 5、高分:用VHDL语言编写的一个整数分频器有点问题?

vhdl语言做分频器,1000000hz变成1hz的

硬件分频吗？可以使用计数器。我以前做过，需要的话联系我给你画图。分频成1Hz就是即刻完成的，就是说12M信号通过1秒钟，就会输出1Hz的一个完整的周期，没有什么转换延迟的。

以这个与门的输出作分频器输出即可，两路计数器都用上可以构成两个10分频器，串联起来就是100分频器，再用另一片CD4518的一路计数器构成一级10分频器串联起来就是1000分频，可以把1kHz时钟信号转换为1Hz。

昨天的网线断了，没说完。上面的程序是有条件的，没有输入的信号做基础，拿什么分频啊，还是加晶振，只要几伏的电压就行了。

例如，振荡器输出4MHz信号，通过D触发器(74LS74)进行4分频变成1MHz，然后送到10分频计数器(74LS90，该计数器可以用8421码制，也可以用5421码制)，经过6次10分频而获得1Hz方波信号作为秒脉冲信号。

VHDL语言。。如何实现50MHz分频为1Hz?

输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。分频器的实现 本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。其VHDL语言略。

：话说50M到200M应该叫倍频。2：打开工程---tools--下拉选中MagaWizard Plug-In Manger--选中第一项新建一个定制IP-next-选择IO项目--ALTPLL。

就是把1MHz分频成1hz，两种方法，一种是用fpga自带的锁相环或者时钟管理器，直接设置输出成1hz就行了。另外一种方法就是用hdl实现，包括vhdl和verilog。

用VHDL语言写分频器

1、这个一般有两种方法，一种是分奇偶分频，因为奇偶分频不一样，所以先判断是奇偶，然后再相应处理就可以了，另一种是一种整体算法思想，不需要判断奇偶数。。

2、endmodule 这个是1M的，49=50/1-1其他的只要把（50*1000/对应的频率）减去1。例如100Hz就是count49回答完毕。

3、这是对时钟进行10分频的VHDL代码，2，4，8，16分频原理与其相同。

4、要几分频了？做个计数器。一半的时候再付个值就行了。

用VHDL编写分频器程序

分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

以下是一个简单的 VHDL 代码，它可以输入 50 MHz 的频率并输出 8 Hz 的频率。它使用了一个计数器来分频，并在计数器达到一个特定值时产生一个输出脉冲。

按照楼主要求：输入一个5K，输出一个50Hz，就是分频100倍。按照这个思想，就是输入经过了50个周期，输出翻转一次，输入经过了100个周期，输出翻转2次，输出一个完整周期。

不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

高分:用VHDL语言编写的一个整数分频器有点问题?

你的描述存在下列问题：每个clkin的边沿temp做一次+1运算，那么temp就应当是一个寄存器，需要用signal而不应当用variable；每次计数不应当是计满48M次翻转一次，而应当是计满24M次翻转一次。

能否告知系统提示的错误是什么？可能是你的FULL定义成变量的形式，对变量的赋值应该用“：=”而你最后倒数第四和第五句程序都是用的信号赋值方式“=”。还有就是你的FULL没有赋初值。

一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。

使用5个按键，可以产生32个状态，输入到分频模块，控制进行1-32分频，这样就可以了。希望能有用。

begin count=count+1；cp1=0；end else begin count =0；cp1=1；end end endmodule 这个是1M的，49=50/1-1其他的只要把（50*1000/对应的频率）减去1。例如100Hz就是count49回答完毕。

到此，以上就是小编对于vhdl实现分频的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。