vhdl语言variable（VHDL语言中std_logic类型取值）

摘要： 本篇目录：1、VHDL语言中,变量如何向信号传送?2、...

本篇目录：

• 1、VHDL语言中,变量如何向信号传送?
• 2、怎么用VHDL定义一个状态量?
• 3、VHDL中怎么定义variable型全局变量
• 4、VHDL语言中with-select-when语句能对变量variable赋值吗?

VHDL语言中,变量如何向信号传送?

变量的值通常是无法直接传递到PROCESS外部的。如果需要进行变量值的传递，则必须把这个值赋给一个信号，然后由信号将变量值传递到PROCESS外 部。另一方面，赋予变量的值使即刻生效的，在此后的代码中，此变量将使用新的变量值。

信号与变量的赋值，只要类型相同就可以。比如说signal a：std_logic和variable b：std_logic那么就可以a=b；或者b=a，只要类型相同就可以了，但是如果类型不同就不可以赋值。

tmp：=0；合并成一个语句：VARIABLE tmp：STD_LOGIC：=0；VARIABLE：变量。SIGNAL tmp：STD_LOGIC； 信号 信号会有延时，而变量是立即赋值的，两个类型仿真出来的RTL图是不一样的。

变量：局部变量，作用范围局限在进程语句、函数语句中。是局部数据存储，可以把它看成是一个寄存器吧。而且仿真的时候不像信号那样，等时钟信号到来时才进行赋值，变量是即时赋值的。

你在用进程描述电路模块，那么进程体中所有的信号赋值都将在这个进程被仿真完毕的那一时刻同时完成，这就是VHDL的仿真Δ机制，它是为了防止仿真顺序不同导致仿真结果不同而制定的。

怎么用VHDL定义一个状态量?

定义一个状态数组，然后就可以使用了。signal state：state_name；这个个 state就有5个不同的状态，可以根据出发条件，在不同的状态之间转换。

variable temp ： std_logic_vector(7 downto 0)；8位无符号位组变量定义。我不知道你要这个8位无符号的变量做什么。VHDL属于强类型语言。他没有向C51那种unsigned char 这种。

可以直接将EN和RET赋值为1和0，也可以定义两个signal后，对signal赋值，然后将signal赋值给EN和RST。

VHDL中怎么定义variable型全局变量

1、VHDL‘87规定，不允许使用共享变量（也就是你说的全局变量），虽然VHDL’93扩展了共享变量，但使用共享变量有可能导致系统行为的不确定，因此不建议使用。

2、VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONSTANT、GENERIC来处理静态数据。信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明，而变量只能在一段顺序描述代码的内部声明。

3、第三个和第二个是一样的 VARIABLE tmp：STD_LOGIC；tmp：=0；合并成一个语句：VARIABLE tmp：STD_LOGIC：=0；VARIABLE：变量。

VHDL语言中with-select-when语句能对变量variable赋值吗?

vhdl 赋值语句 这句的错误的原因是因为：你的又式是一个等式，而等式的结果得到的是一个布尔类型的值，而不是你所认为的逻辑值。

都依赖于敏感信号的变化。不同点：CASE语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。

进程语句中可以使用WITH-SELECT和WHEN-ELSE语句。在VHDL中，IF...THEN...ELSE是顺序语句，只能出现在行为描述中（进程体或者子程序中）；而WHEN...ELSE是并行语句，可以直接出现在结构体中，但却不能出现在行为描述中。

到此，以上就是小编对于VHDL语言中std_logic类型取值的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。