vhdl语言output（VHDL语言特点）

摘要： 1、以下是一个简单的 VHDL 代码，它可以输入 50 MHz 的频率并输出 8 Hz 的频率，它使用了一个计数器来分频，并在计数器达到一个特定值时产生一个输出脉冲，2、分频(触发...

本篇目录：

• 1、求程序:用vhdl语言编写出20进制计数器并在数码管上显示出来
• 2、八选一数据选择器用VHDL设计方法。
• 3、用vhdl语言编写一个自动售货机,急!
• 4、用VHDL语言编写16-4编码器,谢谢!!
• 5、求vhdl语言输入50MHz得到输出为8HZ的频率信号的分频器代码
• 6、用vhdl语言编写带清零的24进制加法计数器

求程序:用vhdl语言编写出20进制计数器并在数码管上显示出来

1、七段数码管显示数字需要自定义一个译码器。把二进制数字转换为对应显示的abcdefgh。例如：想显示‘1’需要给七段数码管（共阴极）输入01100000，‘2’需要11011010等等。

2、两个计数器联合从0-99计数，这个应该没什么问题吧。然后，对于每一个计数器，分别用case语句对应0-9共十个分支，每个分支的部分点亮数码管的不同数字，这个需要参照数码管的FPGA管脚连接情况而定。代码我就不写了。

3、本系统采用石英晶体振荡器、分频器、计数器、显示器和校时电路组成。由LED数码管来显示译码器所输出的信号。采用了74LS系列中小规模集成芯片。使用了RS触发器的校时电路。总体方案设计由主体电路和扩展电路两大部分组成。

4、以至于多考虑编写了译码电路而浪费了很多时间。在波形仿真时，也遇到了一点困难，想要的结果不能在波形上得到正确的显示 ：在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。

八选一数据选择器用VHDL设计方法。

可以使用8选一数据选择器实现Y=ABC的逻辑函数。以下是一个可能的解决方案：将A、B和C输入到三个输入端口上，并将它们分别连接到3个8选一数据选择器的第一个输入端口。

用8选一的q3控制双四选一的ts非就可以，如图所示：数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

使用两个8选1数据选择器设计全加器的步骤：将两个8选1数据选择器连接起来。将第一个8选1数据选择器的输出作为全加器的输入A和输入B。将第二个8选1数据选择器的输出作为全加器的进位输入C。

用vhdl语言编写一个自动售货机,急!

你好！请参阅《电子设计硬件描述语言VHDL》（学苑出版社1994年出版，Douglas L.Perry著，周祖成译）第十二章。该设计分成硬币处理器、商品处理器和找钱器3个模块。描述太长，无法在这里罗列。你自己找找这本书吧。

一个自动售货机，只卖5元的可乐。有1元和5角两个投币口。

如果有，后台服务器会向自动售货机发送发货指令，自动售货机根据指令发货。现代智能自动售货机的内部控制系统采用VHDL描述语言，系统的状态用有限状态机来描述。

地铁售票系统模拟 功能描述：用于模仿地铁售票的自动售票，完成地铁售票的核心控制功能。

顾客扫码后，后台服务器会查询收款账户是不是收到款了，如果收到了，后台服务器会向售货机发出出货的指令，售货机根据指令出货。

用VHDL语言编写16-4编码器,谢谢!!

首先第一步就是把4个寄存器的输出送到某一组输出线上，可使用四选一多路选择器，也可使用三态门。用四选一实现和用三态门实现。

模N计数器的实现 一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。

[TDMA.rar] - 用VHDL语言实现TDMA编码，简单，明了。

求vhdl语言输入50MHz得到输出为8HZ的频率信号的分频器代码

1、以下是一个简单的 VHDL 代码，它可以输入 50 MHz 的频率并输出 8 Hz 的频率。它使用了一个计数器来分频，并在计数器达到一个特定值时产生一个输出脉冲。

2、分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

3、begin count=count+1；cp1=0；end else begin count =0；cp1=1；end end endmodule 这个是1M的，49=50/1-1其他的只要把（50*1000/对应的频率）减去1。例如100Hz就是count49回答完毕。

用vhdl语言编写带清零的24进制加法计数器

1、这是一个10进制计数器，要改为260进制改temp范围就行了。

2、秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。

3、代码如下。clr为1异步清零。k为1时执行加法计数器，为0时执行减法计数器。仿真图形也给上。不过楼主自己还应该好好学习啊。

4、我写了一个，k是控制置数的，en是计数使能，clr是清零，下面附上了我的仿真波形图。

5、有这个是不够的，你自己还是要写调时部分。。

6、模块图如图13。用以进行正常计时时间与闹铃时间显示的选择，alarm输入为按键。当alarm按键未曾按下时二选一选择器会选择输出显示正常的计时结果，否则当alarm按键按下时选择器将选择输出显示闹铃时间显示。

到此，以上就是小编对于VHDL语言特点的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。