1、一．用verilog建立可综合模型的原则 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：不使用initial，不使用#10，不使用循环次数不确定的循环语句，如forever、while等，2、verilog 如何循环比较数据大小？...